ID บทความ: 000085726 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/04/2013

ทําไมการออกแบบชุด VIP ใน Qsys ถึงมีข้อผิดพลาดด้านการกําหนดเวลาระหว่างบัฟเฟอร์เฟรมและหน่วยความจํา DDR

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย นี่เป็นปัญหาเมื่อ Qsys สร้างเฟรมบัฟเฟอร์และคอร์ De-Interlacer  ไฟล์ SDC จะไม่ถูกเพิ่มโดยอัตโนมัติในโฟลเดอร์การออกแบบระบบ Qsys
    ความละเอียด

    เพื่อแก้ไขปัญหานี้ คุณสามารถเพิ่มไฟล์ SDC สําหรับคอร์ Frame Buffer of De-Interlacer ด้วยตนเองได้โดยไปที่ \ip\altera\ คัดลอกไฟล์ .sdc จากโฟลเดอร์นี้และเพิ่มไฟล์นี้ไปยังโฟลเดอร์โครงการของคุณ  จากนั้นคุณจะต้องเพิ่มไฟล์ SDC นี้ลงในรายการไฟล์ SDC ที่ TimeQuest Timing Analyzer ประเมินเมื่อเรียกใช้งานการวิเคราะห์เวลาในการออกแบบของคุณ  ซึ่งทําได้ผ่านการตั้งค่าการมอบหมาย>>การตั้งค่าตัววิเคราะห์เวลาของ TimeQuest

    ซึ่งจะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้