ID บทความ: 000085612 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/04/2014

ทําไมสัญญาณ tx_datak ถึงได้รับข้อมูลสําหรับอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V ในคู่มือผู้ใช้ IP ตัวรับส่งสัญญาณ PHY Altera

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากความผิดพลาดใน "ตาราง 9-12: สัญญาณอินเทอร์เฟซ Avalon-ST TX" และ "ตาราง 11-8: Avalon-ST TX Interface" ของคู่มือผู้ใช้คอร์ IP PHY ตัวรับส่งสัญญาณ ALTERA® (PDF) สัญญาณ tx_datak หมายถึงข้อมูลที่ได้รับสําหรับอุปกรณ์ Arria® V, Cyclone® V และ Stratix® V

สัญญาณ tx_datak ควรหมายถึงข้อมูลการส่งเท่านั้น

ความละเอียด

ปัญหาได้รับการแก้ไขโดยเริ่มจากคู่มือผู้ใช้คอร์ IP ตัวรับส่งสัญญาณ PHY Altera เวอร์ชัน 14.1 (PDF)he

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

Arria® V GT FPGA
Stratix® V GX FPGA
Arria® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V GX FPGA
Cyclone® V SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V GT FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GZ FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้