ID บทความ: 000085606 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 24/07/2013

SERDES ซิงโครนัสต้นทางรองรับอัตราข้อมูลสูงสุด 1600Mbps สําหรับปัจจัยการอนุกรมและดีซีเรียลไลเซชันทั้งหมดในอุปกรณ์ Stratix IV หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

อัตราข้อมูลสูงสุดที่เป็นไปได้ใน Stratix® IV Device Source ซิงโครนัส SERDES ขึ้นอยู่กับการออกแบบ  SERDES ซิงโครนัสต้นทางถูกนําไปใช้โดยการใช้ALTLVDS_RXและALTLVDS_TXเมกะฟังก์ชัน  คุณสามารถเลือกดีซีเรียลไลเซชัน / อนุกรมแฟคเตอร์สําหรับอินเทอร์เฟซของคุณโดยใช้เมกะฟังก์ชันเหล่านี้

 

ข้อมูลจําเพาะ Fmax สําหรับ SERDES อิงตามนาฬิกาที่รวดเร็วที่ใช้สําหรับข้อมูลซีเรียล  อินเทอร์เฟซ Fmax ยังขึ้นอยู่กับโดเมนนาฬิกาขนานซึ่งขึ้นอยู่กับการออกแบบและต้องมีการวิเคราะห์เวลา

 

ปัจจัยการดีซีเรียลไลเซชัน / การทําซีเรียลไลเซชันที่สูงขึ้นส่งผลให้การทํางานของโดเมนนาฬิกาแบบขนานช้าลง ซึ่งช่วยให้สามารถปิดเวลาสําหรับอินเทอร์เฟซอัตราข้อมูลสูงได้

 

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้