คำอธิบาย
ข้อผิดพลาดนี้อาจเกิดขึ้นเมื่อคุณสร้าง Verilog netlist สําหรับ Primetime เมื่อ TimeQuest Timing Analyzer ถูกเปิดใช้งานในซอฟต์แวร์ Quartus® II เวอร์ชั่น 6.1
ข้อผิดพลาดนี้เกิดขึ้นเมื่อการออกแบบของคุณได้รับมอบหมายที่กระตุ้นการสังเคราะห์ตามลําดับชั้น (เช่น การสังเคราะห์ระดับโลกและการบ้านเดียวกันด้วยค่าอื่นบนนิติบุคคล) ซึ่งเป็นสาเหตุให้ Primetime EDA Netlist Writer สร้าง Netlist ในลําดับชั้น
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 7.0
คุณยังสามารถใช้ mySupport เพื่อร้องขอโปรแกรมปรับปรุง 0.24 สําหรับซอฟต์แวร์ Quartus II เวอร์ชั่น 6.1 ซึ่งแก้ไขปัญหาได้