ID บทความ: 000085570 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/06/2013

ทําไมการออกแบบตัวอย่างสําหรับคอนโทรลเลอร์หน่วยความจําที่ใช้ UniPHY ถึงมีพอร์ต slave Avalon-MM เป็น I/O ระดับสูงสุด

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • IP เอฟพีจีเอ Intel® คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คอนโทรลเลอร์หน่วยความจําที่ใช้ UniPHY ที่เปิดใช้งานชุดเครื่องมือการดีบักบนชิปจะมีพอร์ต slave Avalon®-MM ที่ส่งออกไปยังระดับสูงสุดของการออกแบบตัวอย่าง พินเพิ่มเติมที่ต้องใช้ในพอร์ต Avalon-MM Slave อาจนําไปสู่ข้อผิดพลาด "No Fit" สําหรับขนาดแพ็คเกจที่เล็กลงบางตัว

    ความละเอียด

    หากต้องการถอดพอร์ต Avalon-MM slave ให้ปิดใช้งานชุดเครื่องมือการดีบัก On-chip และสร้างการออกแบบตัวอย่างใหม่ หรือถอดพอร์ต Avalon-MM Slave ออกจากระดับบนสุดด้วยตนเอง

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 19 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Stratix® IV E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Arria® V GX FPGA
    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    Arria® V GT FPGA
    Stratix® III FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้