ID บทความ: 000085548 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 21/02/2014

เหตุใดการจําลอง Cadence NCSim Cyclone V PCIe จึงล้มเหลวและค้างอยู่ที่ L0

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    การจำลองแบบ
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย เนื่องจากปัญหาเมื่อจําลองCyclone® V Hard IP สําหรับ PCI Express® โดยใช้ Cadence® NCSim® ต้องอัปเดตแบบจําลองการจําลอง
ความละเอียด

หากต้องการแก้ไขปัญหานี้ โปรดดาวน์โหลดไฟล์ที่ อัปเดตCycloneVModelFiles.zip และเปลี่ยนไฟล์ที่มีอยู่ในตําแหน่ง\quartus\eda\sim_lib\cadence

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

Cyclone® V GT FPGA
Cyclone® V E FPGA
Cyclone® V GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้