คำอธิบาย
ในซอฟต์แวร์ Quartus® II เวอร์ชัน 13.1 คุณอาจเห็น Hard IP สําหรับ PCI Express® โดยใช้อินเทอร์เฟซ Avalon® Memory-Mapped ที่มาพร้อมกับการออกแบบที่ขัดข้องหากเข้าถึงอินเทอร์เฟซตัวควบคุมตัวอธิบายโดยใช้ธุรกรรม Burst
เกิดจากคอนโทรลเลอร์ Avalon-MM Descriptor ที่รองรับการเข้าถึงรอบเดียวเท่านั้น
หากส่วนประกอบ Avalon-MM Master ดําเนินการเข้าถึงตามลําดับสองรายการ หรือทรานแซคชัน burst ไปยังตัวควบคุมตัวบอกลักษณะ ส่วนประกอบการเชื่อมต่อระหว่าง Qsys อาจสร้างรอบการ Burst จากสองรอบเดียว
ความละเอียด
ใน Quartus® II เวอร์ชัน 13.1 Hard IP สําหรับ PCIe Avalon-MM พร้อมการออกแบบ DMA ทําให้มั่นใจว่ามีการเข้าถึงรอบเดียวเท่านั้นไปยังอินเทอร์เฟซคอนโทรลเลอร์ตัวอธิบาย DMA
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชันในอนาคต