ID บทความ: 000085533 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/10/2013

กําหนดพินที่รองรับมาตรฐาน LVDS I/O ในธนาคาร I/O ด้านขวาของอุปกรณ์ Arria V A1/A3/C3 เป็นพินอินพุตนาฬิกา PLL เท่านั้น

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณใช้ซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0 DP2 หรือ 13.0 SP1 เพื่อสร้างการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Arria V A1, A3 หรือ C3 และคุณใช้พินที่เปิดใช้งานมาตรฐาน LVDS I/O ใน I/O ที่ถูกต้อง ธนาคารเพื่อวัตถุประสงค์อื่นนอกเหนือจากอินพุตสัญญาณนาฬิกาแบบ Phase-Locked Loop (PLL) พิน ฮาร์ดแวร์FPGAที่ได้อาจทํางานอย่างไม่ถูกต้อง

    ความละเอียด

    คุณต้องกําหนดพินที่เปิดใช้งานมาตรฐาน LVDS I/O ใน ธนาคาร I/O ที่ถูกต้องเป็นพินอินพุตนาฬิกา PLL เท่านั้น ซอฟต์แวร์ Quartus II เวอร์ชัน 13.0 DP2 หรือ 13.0 SP1 จะไม่ออกข้อความแสดงข้อผิดพลาดสําหรับ การมอบหมายพินที่เปิดใช้งานมาตรฐาน LVDS I/O ไม่ถูกต้อง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้