ปัญหาสำคัญ
หากคุณใช้ซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0 DP2 หรือ 13.0 SP1 เพื่อสร้างการออกแบบที่มุ่งเป้าไปที่อุปกรณ์ Arria V A1, A3 หรือ C3 และคุณใช้พินที่เปิดใช้งานมาตรฐาน LVDS I/O ใน I/O ที่ถูกต้อง ธนาคารเพื่อวัตถุประสงค์อื่นนอกเหนือจากอินพุตสัญญาณนาฬิกาแบบ Phase-Locked Loop (PLL) พิน ฮาร์ดแวร์FPGAที่ได้อาจทํางานอย่างไม่ถูกต้อง
คุณต้องกําหนดพินที่เปิดใช้งานมาตรฐาน LVDS I/O ใน ธนาคาร I/O ที่ถูกต้องเป็นพินอินพุตนาฬิกา PLL เท่านั้น ซอฟต์แวร์ Quartus II เวอร์ชัน 13.0 DP2 หรือ 13.0 SP1 จะไม่ออกข้อความแสดงข้อผิดพลาดสําหรับ การมอบหมายพินที่เปิดใช้งานมาตรฐาน LVDS I/O ไม่ถูกต้อง