ID บทความ: 000085526 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

Stratix® II มีข้อจํากัดด้านอัตราข้อมูลบนช่องสัญญาณ I/O ที่แตกต่างความเร็วสูงสําหรับแพ็คเกจ 1508 พินหรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ก่อนหน้ากับเวอร์ชั่น 3.1 ของคู่มือ Stratix® II เล่ม 2 บทที่ 5 อินเทอร์เฟซ I/O ความแตกต่างความเร็วสูงกับ DPA ในอุปกรณ์ Stratix II ระบุว่าช่องสัญญาณห่างจาก FPLL ตรงกลางมากกว่า 23 แถว (ไม่รวมถึงแถวสัญญาณนาฬิกาอ้างอิง) ไม่สามารถทํางานที่ 1Gbps สําหรับอุปกรณ์ที่นําเสนอในแพ็คเกจ 1508 พิน อย่างไรก็ตาม Altera® ดําเนินการกําหนดลักษณะเฉพาะเพิ่มเติมและประสิทธิภาพที่เพิ่มขึ้นสําหรับช่องสัญญาณความเร็วสูงที่มากกว่า 1Gbps(-3,-4)/840Mbps(-5)

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้