ID บทความ: 000085505 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 04/07/2016

การออกแบบแหล่งข้อมูล DisplayPort ที่มีการคอมไพล์เลนสูงสุด 1 ล้มเหลว

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    การออกแบบแหล่งข้อมูล DisplayPort ที่มีจํานวนเลนสูงสุดตั้งค่าเป็น 1 จะไม่คอมไพล์ ในซอฟต์แวร์ Quartus II คุณจะเห็นข้อความแสดงข้อผิดพลาดต่อไปนี้:

    Error (10251): Verilog HDL error at bitec_dp_tx_skew.v(90): index -1 cannot fall outside the declared range [39:0] for dimension 1 of array "data_sr"

    คุณจะเห็นเฉพาะข้อผิดพลาดนี้ในระหว่างการคอมไพล์ซอฟต์แวร์ Quartus II ของคุณ การออกแบบจะผ่านการคอมไพล์ ModelSim simulator

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาดในการคอมไพล์ ให้ตั้งค่าจํานวนเลนสูงสุดเป็น 2 หรือ 4

    ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 16.0 ของคอร์ DisplayPort IP

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้