ข้อผิดพลาด (10253): ข้อผิดพลาด Verilog HDL Module Instantiation ที่ <design>.v(line #): ไม่สามารถทําการวิเคราะห์อาร์เรย์ของอินสแตนซ์อย่างละเอียดได้ เนื่องจากยังไม่ได้วิเคราะห์การประกาศสําหรับโมดูลการสร้างอินสแตนซ์</design>

ข้อผิดพลาดนี้อาจเกิดขึ้นเมื่อทําการสังเคราะห์ด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 6.1 หรือ 7.0 หากชื่อโมดูลของคุณตรงกับชื่ออินสแตนซ์

ตัวอย่างเช่น ในโมดูลต่อไปนี้ ที่เรียกว่า tribuf64bitจะมีการสร้างอินสแตนซ์ของโมดูลที่เรียกว่า tribuf8bit:

module tribuf64bit (output [63:0] out,  input [63:0] in, input enable);
   wire [63:0] out, in;
   wire enable;
 
   //array of eight 8-bit tri-state buffers; each instance is connected
   //to 8-bit part selects of the 64-bit vectors;

   tribuf8bit tribuf8bit[7:0] (out, in, enable);
endmodule

ชื่อ tribuf8bit อินสแตนซ์จะเหมือนกับ ชื่อ tribuf8bitโมดูล หากต้องการแก้ไขปัญหานี้ ให้เปลี่ยนชื่ออินสแตนซ์เป็นชื่ออื่นนอกเหนือจากชื่อโมดูล ตัวอย่างเช่น เปลี่ยนชื่ออินสแตนซ์ดังนี้:

tribuf8bit inst_tribuf8bit[7:0] (เปิดออก เปิดใช้งาน)

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต