ID บทความ: 000085463 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 27/08/2013

คําเตือน: ระยะเวลาสัญญาณนาฬิกาที่ระบุสําหรับสัญญาณนาฬิกาเอาต์พุต PLL <pll clock="" output=""> ต้องมากกว่าหรือเท่ากับ <clock period=""> สําหรับเอาต์พุต I/O <pll clock="" output="">.</pll></clock></pll>

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจได้รับข้อความเตือนนี้หากการออกแบบของคุณใช้รูปแบบนาฬิกาขั้นสูงที่ตัววิเคราะห์เวลาแบบคลาสสิกไม่รองรับ ข้อความเตือนอาจเกิดขึ้นได้ ตัวอย่างเช่น หากคุณปรับใช้การออกแบบของคุณกับการทํางานเมกะเธียร์เน็ตความเร็วสามเท่าและใช้ตัววิเคราะห์เวลาคลาสสิกในระหว่างการคอมไพล์

เพื่อหลีกเลี่ยงข้อความเตือนนี้ ให้ใช้ตัววิเคราะห์เวลา TimeQuest ในกระบวนการวิเคราะห์เวลา  ตัววิเคราะห์เวลาคลาสสิกได้รับการสนับสนุนในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.0 ล่าสุด

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้