คุณอาจได้รับข้อผิดพลาดนี้พร้อมกับข้อผิดพลาดต่อไปนี้เมื่อคอมไพล์คอนโทรลเลอร์ที่ใช้ DDR3 SDRAM UniPHY ที่สร้างขึ้นสําหรับอุปกรณ์ Stratix® V ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.0 หรือก่อนหน้าในซอฟต์แวร์ Quartus II เวอร์ชั่น 11.0SP1
ข้อผิดพลาด: stratixv_clkena Atom "ลําดับชั้น| {instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0" เป็นปลายทางที่ผิดกฎหมาย
ข้อผิดพลาดนี้เกิดขึ้นเนื่องจากการกําหนดสัญญาณทั่วโลกต่อไปนี้ในไฟล์ QSF สําหรับ สัญญาณpll_write_clk
set_instance_assignment -name GLOBAL_SIGNAL "GLOBAL CLOCK" -to "ลําดับชั้น| {instance_name}|pll_write_clk"
การบ้านนี้ทําโดยเวอร์ชั่นของ IP ก่อน 11.0SP1 และมีอยู่ใน QSF เมื่อคุณเปลี่ยนไปใช้ Quartus II เวอร์ชั่น 11.0SP1 ซึ่งทําให้นาฬิกานี้อยู่บนแผนภูมินาฬิกา PHY แทนแผนภูมินาฬิกาทั่วโลกที่ใช้ในเวอร์ชันก่อน
ในการแก้ไขปัญหานี้ แสดงความคิดเห็นเกี่ยวกับการกําหนดค่าสัญญาณทั่วโลกใดๆ ที่ส่งไปยังสัญญาณpll_write_clkในไฟล์ QSF ของคุณ หรือเรียกใช้ไฟล์ {instance_name}_pin_assignments.tcl ในซอฟต์แวร์ Quartus II เวอร์ชั่น 11.0SP1 หลังจากสร้างคอร์ใหม่