การละเมิดเวลาในการออกแบบที่เปิดใช้งาน Half-Rate Bridge

การละเมิดเวลาเกิดขึ้นระหว่างการวิเคราะห์เวลาของ TimeQuest สําหรับ การออกแบบที่ใช้สถาปัตยกรรม II คอนโทรลเลอร์ประสิทธิภาพสูง เมื่อเปิดใช้ตัวเลือกเปิดใช้งาน Half Rate Bridge

ปัญหานี้มีผลต่อการออกแบบทั้งหมดที่ใช้ประสิทธิภาพสูง สถาปัตยกรรมคอนโทรลเลอร์ II พร้อมตัวเลือก Enable Half Rate Bridge เปิดอยู่

การละเมิดเวลาเกิดขึ้นในระหว่างการคอมไพล์ใน TimeQuest ตัววิเคราะห์เวลา

เปิดไฟล์ altera_avalon_half_rate_bridge_constraints.sdc ในไดเรกทอรีโครงการของคุณ และแก้ไขslow_clockตัวแปร และเพิ่มderive_pll_clocks

• การออกแบบเต็มอัตรา

• การออกแบบครึ่งอัตรา

ตั้งค่า slow_clk "*|altpll_component|auto_generated|pll1|clk[0]"

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ DDR และ คอนโทรลเลอร์ DDR2 SDRAM พร้อม ALTMEMPHY IP