คำอธิบาย
ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 15.0 คอร์ IP JESD204B อาจไม่สามารถจัดการเวลาการตั้งค่าได้ที่อัตราข้อมูลสูงกว่า 7.50Gbps (อัตรานาฬิกาเชื่อมโยงคอร์ IP สูงกว่า 187.5MHz) ในอุปกรณ์ Arria® V GT และอุปกรณ์ ST
ความละเอียด
หากต้องการปิดเวลา ให้ใช้การตั้งค่าต่อไปนี้:
- โหมดการปรับแต่งประสิทธิภาพ: ประสิทธิภาพ (ความพยายามสูง - เพิ่มรันไทม์)
-
การตั้งค่าขั้นสูง (Fitter)
-
ความพยายามพอดี: พอดีมาตรฐาน
-
ดําเนินการวิเคราะห์โทโพโลยีสัญญาณนาฬิการะหว่างการกําหนดเส้นทาง: เปิด
-
ดําเนินการสังเคราะห์ทางกายภาพสําหรับลอจิกแบบรวมเพื่อประสิทธิภาพ: เปิด
-
ดําเนินการทําซ้ําการลงทะเบียนเพื่อประสิทธิภาพ: เปิด
-
ดําเนินการลงทะเบียนเพื่อรับประสิทธิภาพ: เปิด
-
ตัวคูณความพยายามในการจัดวาง: 4.0
-
ระดับการเพิ่มประสิทธิภาพการกําหนดเวลาเราเตอร์: สูงสุด
หากยังคงเกิดข้อผิดพลาดด้านเวลา อยู่ ให้ดําเนินการดังนี้:
-
จํากัดสัญญาณนาฬิกาลิงก์ (โดเมนนาฬิกาแกน IP) 10-15% ในไฟล์ข้อจํากัดการออกแบบ Synopsys (.sdc) ของผู้ใช้ และเวลาปิดที่ความถี่เป้าหมายใน TimeQuest ตัวอย่างเช่น หากนาฬิกาเชื่อมโยง 187.5MHz เกิดขึ้นโดย Core PLL ข้อจํากัดของนาฬิกาอ้างอิง Core PLL 187.5MHz (ชื่อนาฬิกาคือ device_clk) ที่มี 260MHz (12%) โดยใช้คําสั่ง create_clock:
ตั้งค่า current_exe == $::TimeQuestInfo(nameofexecutable)
ถ้า { == "quartus_fit"} {
create_clock -name device_clk -ระยะเวลา 3.85 [get_ports device_clk]
} อื่นๆ {
create_clock -name device_clk -ระยะเวลา 5.33 [get_ports device_clk]
}
-
ใช้ Design Space Explorer II เพื่อดําเนินการกวาดข้อมูลเริ่มต้นที่เหมาะสมเพื่อกําหนดหมายเลขเริ่มต้นที่เหมาะสมที่สุด