ID บทความ: 000085376 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 18/06/2012

ข้อความเตือนปรากฏขึ้นเมื่อขับเคลื่อนตรรกะผู้ใช้ด้วย PLL แบบกําหนดเองในอินเทอร์เฟซหน่วยความจําฮาร์ด

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2 และ DDR3

อินเทอร์เฟซหน่วยความจําภายนอกที่กําหนดเป้าหมายArria V หรือ Cyclone V อุปกรณ์ต่างๆ และการใช้คอนโทรลเลอร์หน่วยความจําฮาร์ดจะสร้างคําเตือน ข้อความหากคุณขับเคลื่อนตรรกะผู้ใช้ด้วย PLL นอกเหนือจากสัญญาณนาฬิกา AFI

ข้อความเตือนต่อไปนี้จะปรากฏขึ้น (ที่ SingleInterface_mem_if_ddr3_emif_0 เป็นชื่อที่ผู้ใช้ระบุ):

Critical Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Failed to find PLL clock for pins Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Could not find all DRIVER CORE CK pins

ความละเอียด

วิธีแก้ไขปัญหาสําหรับปัญหานี้มีดังนี้:

  1. เปิดสคริปต์การแมปพินในตัวแก้ไขข้อความ
  2. ในสคริปต์การแมปพิน ให้หาบรรทัดต่อไปนี้:
if {[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} { �

เปลี่ยนบรรทัดด้านบนด้วยสิ่งต่อไปนี้:

if {[string compare -nocase (driver_core_ck_pins) ""] != 0 && [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {

  • ในไฟล์ SDC ให้เปลี่ยนเป็น pll_driver_core_clock นาฬิกาที่ขับเคลื่อนตรรกะผู้ใช้
  • ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Cyclone® V FPGA และ SoC FPGA
Arria® V FPGA และ SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้