คำอธิบาย
หากคุณถอดสัญญาณนาฬิกาขาเข้า PLL จะลอยตัวไปยังขีดจํากัดความถี่ที่ต่ํากว่า (200 MHz) ของออสซิเลเตอร์ที่ควบคุมด้วยแรงดันไฟฟ้า (VCO) VCO จะยังคงรันที่ความถี่ชั้นที่ไม่ระบุบางตัว จากนั้นสัญญาณนาฬิกาเอาต์พุต PLL จะเท่ากับความถี่พื้นที่ VCO หารด้วย K หรือ V ซึ่งเป็นตัวแบ่งเอาต์พุตสําหรับเอาต์พุตสัญญาณนาฬิกา PLL สองตัว
clock0 และ clock1.ขีดจํากัดความถี่พื้นที่ของ VCO สามารถขยายได้ต่ํากว่า 200 MHz ขึ้นอยู่กับกระบวนการ แรงดันไฟฟ้า และอุณหภูมิ ดังนั้นขีดจํากัดความถี่ชั้นของ VCO จึงอาจแตกต่างกันไปจากแบบล็อตต่อล็อต ในขณะที่Alteraระบุความถี่ VCO ขั้นต่ํา แต่ไม่สามารถรับประกันความถี่เอาต์พุตของสัญญาณนาฬิกาได้หากถอดสัญญาณนาฬิกาอินพุตออกแล้ว
เมื่อปิดใช้งานนาฬิกาอินพุต PLL จะสูญเสียการล็อกและ LOCK พินจะต่ํา เมื่อใช้สัญญาณนาฬิกาอินพุตอีกครั้ง PLL จะล็อกสัญญาณนาฬิกาอีกครั้งและระยะเวลาการล็อกต้องได้รับอนุญาตเพื่อให้มั่นใจว่า PLL ได้ปลดล็อกแล้ว
ในระหว่างการจําลองในซอฟต์แวร์ Altera® Quartus® II เอาต์พุตสัญญาณนาฬิกา PLL จะต่ําเนื่องจากตัวจําลองไม่สามารถจําลองความถี่ที่ลอยตัวได้ พิน LOCK จะต่ําในเวลานี้ เมื่อนาฬิกาอินพุตถูกปรับใช้อีกครั้ง เอาต์พุตสัญญาณนาฬิกา PLL จะเริ่มสลับในการจําลอง