ฉันจะเชื่อมต่อพินนาฬิกาและสัญญาณนาฬิกาเอาต์พุต PLL เข้ากับ Global Clock Control Block ในอุปกรณ์ Stratix III และอุปกรณ์ iV Stratixได้อย่างไร

การแมประหว่างพินสัญญาณนาฬิกาขาเข้า, เอาต์พุตตัวนับ PLL และอินพุตบล็อกการควบคุมนาฬิกามีดังต่อไปนี้สําหรับอุปกรณ์ Stratix® III และ Stratix IV:

• inclk[0] และ inclk[1] สามารถป้อนได้ด้วยพินนาฬิกาเฉพาะสี่พินที่ด้านเดียวกันของอุปกรณ์

• inclk[2]—สามารถป้อนโดยตัวนับ PLL C0 และ C2 จาก PLL ของศูนย์ทั้งสองด้านบนด้านเดียวกันของอุปกรณ์ได้

• inclk[3] สามารถป้อนด้วยตัวนับ PLL C1 และ C3 จาก PLL ของศูนย์ทั้งสองตัวที่อยู่ข้างเดียวกันของอุปกรณ์ได้

สําหรับการเลือกแบบไดนามิกของแหล่งสัญญาณนาฬิกาเหล่านี้ คุณสามารถใช้ฟังก์ชัน ALTCLKCTRL ในการออกแบบของคุณ

มุม PLL (L1, L4, R1 และ R4) และพินอินพุตนาฬิกาที่เกี่ยวข้อง (PLL_L1_CLK เป็นต้น) ไม่รองรับการเลือกแบบไดนามิกสําหรับเครือข่าย GCLK

ตัวเลือกแหล่งสัญญาณนาฬิกาสําหรับเครือข่าย GCLK และ RCLK จากมุม PLLs (L1, L4, R1 และ R4) และพินอินพุตนาฬิกาที่เกี่ยวข้อง (PLL_L1_CLK เป็นต้น) จะถูกควบคุมแบบคงที่โดยใช้การตั้งค่าบิตการกําหนดค่าในไฟล์กําหนดค่า (.sof หรือ .pof) ที่สร้างขึ้นโดยซอฟต์แวร์ Quartus® II