คุณอาจเห็นข้อผิดพลาดต่อไปนี้เมื่อพยายามเรียกใช้ไฟล์ _p0_pin_assignments.tcl เมื่อใช้งาน IP อินเทอร์เฟซหน่วยความจําภายนอกที่ใช้ UniPHY ที่สร้างขึ้นใน VHDL:
ข้อผิดพลาด (332000): ข้อผิดพลาด: การให้รายละเอียดเป็นตัวกรองวัตถุที่ไม่ตรงกับวัตถุ ระบุหนึ่งรายการที่ตรงกันเพียงวัตถุเดียว
ขณะดําเนินการ
"get_node_info -เซลล์ "
(ขั้นตอน "is_node_type_pll_clk" บรรทัดที่ 2)
ถูกเรียกใช้จากภายใน
"is_node_type_pll_clk "
(ขั้นตอน "get_input_clk_id" บรรทัดที่ 2)
ถูกเรียกใช้จากภายใน
"get_input_clk_id "
(ขั้นตอน "_p0_get_ddr_pins" บรรทัด 240)
ถูกเรียกใช้จากภายใน
"หมา_p0_get_ddr_pins"
(ขั้นตอน "_p0_initialize_ddr_db" บรรทัดที่ 13)
ถูกเรียกใช้จากภายใน
"_p0_initialize_ddr_db _p0_ddr_db"
ถูกเรียกใช้จากภายใน
"if { ! [ มีข้อมูล_p0_sdc_cache ] } {
ตั้งค่า _p0_sdc_cache 1
_p0_initialize_ddr_db _p0_ddr_db
} อื่นๆ..."
(ไฟล์ " /สาย ddr3//_p0.sdc" 186)
คุณต้องแก้ไขรหัส RTL ในไฟล์ _0002.v และทําการเปลี่ยนแปลงในการประกาศสัญญาณสําหรับสัญญาณต่อไปนี้ สัญญาณเหล่านี้เป็นรหัส verilog บิตเดียว แต่ได้รับการประกาศว่าเป็น std_logic_vector ในห่อ VHDL สําหรับ IP:
สายเอาต์พุต [0:0] mem_ck, // .mem_ck
สายเอาต์พุต [0:0] mem_ck_n, // .mem_ck_n
สายเอาต์พุต [0:0] mem_cke, // .mem_cke
สายเอาต์พุต [0:0] mem_cs_n, // .mem_cs_n
สายเอาต์พุต [0:0] mem_ras_n, // .mem_ras_n
สายเอาต์พุต [0:0] mem_cas_n, // .mem_cas_n
สายเอาต์พุต [0:0] mem_we_n, // .mem_we_n
โดยการเพิ่ม [0:0] คุณจะตรงกับคําประกาศสัญญาณเพื่อให้เข้ากันได้กับ VHDL
ปัญหานี้จะได้รับการแก้ไขในส่วนที่เกี่ยวกับซอฟต์แวร์ Quartus II ในอนาคต