ID บทความ: 000085347 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/07/2013

ทําไมการออกแบบคอนโทรลเลอร์ที่ใช้ DDR3 UniPHY ในไตรมาสจึงมีประสิทธิภาพการอ่านต่ํา

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ประสิทธิภาพการอ่านต่ําเกิดจากหนึ่งในการตั้งค่าในคอนโทรลเลอร์ DDR3 สําหรับการออกแบบอัตราไตรมาส เมื่อเวลาแฝงในการอ่านนานขึ้น (เช่น หมายเลขความหน่วงแฝงของ CAS ที่ใหญ่กว่า) คอนโทรลเลอร์จะติดตั้งคําสั่งการอ่านภายในไม่ให้ดําเนินการเนื่องจากถึงจํานวนคําสั่งการอ่านที่รอดําเนินการสูงสุด

    ความละเอียด

    การแก้ไขปัญหาปัจจุบันสําหรับปัญหานี้คือการเปลี่ยนพารามิเตอร์ MAX_PENDING_RD_CMD จาก 16 เป็น 32 ในไฟล์ _c0.v ดังนี้:

    จาก

    MAX_PENDING_RD_CMD = 16

    ถึง

    MAX_PENDING_RD_CMD = 32

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้