คำอธิบาย
ข้อผิดพลาดนี้อาจเกิดขึ้นขณะจําลองNios® การออกแบบ II 1.1 VHDL ที่มีโดเมนนาฬิกาหลายโดเมนใน ModelSim® เครื่อง มือ ระบบ Verilog ที่มีหลายโดเมนนาฬิกาจะจําลองโดยไม่มีข้อผิดพลาด
วิธีแก้ไขปัญหาชั่วคราวเกี่ยวข้องกับการแก้ไขซอร์สโค้ด VHDL ที่สร้างขึ้นโดย SOPC Builder เรียกดูหมายเลขบรรทัดในซอร์สโค้ด VHDL ที่สร้างข้อผิดพลาดในเครื่องมือ ModelSim ข้อผิดพลาดเกิดจากการส่งไปยังบัส 'data_in' ในการอินสแตนซ์ส่วนประกอบ ซอร์สโค้ดที่สร้างข้อผิดพลาดจะมีลักษณะดังต่อไปนี้:
data_in => std_logic_vector("0000000000000000") & (slave_address);
เพื่อแก้ไขปัญหาที่คุณจะต้องสร้างสัญญาณภายในใหม่ในระดับเดียวกับการสร้างอินสแตนซ์ส่วนประกอบ ตัวอย่างเช่น สร้างสัญญาณที่เรียกว่า "internal_slave_address" แล้วกําหนดรายการต่อไปนี้:
internal_slave_address <= std_logic_vector("0000000000000000") & (slave_address);
และเปลี่ยนการแมปพอร์ตในการแปลงส่วนประกอบทันทีเพื่ออ่านดังนี้:
data_in => internal_slave_address;
ปัญหานี้ได้รับการแก้ไขใน Nios II 5.0