ID บทความ: 000085338 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/04/2013

รองรับโหมดชดเชยผลตอบรับภายนอกบน fPLL ด้านซ้าย/ขวา (Strip) ในอุปกรณ์ Intel® Stratix® V หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ไม่ PLL ทางด้านซ้ายและขวาของอุปกรณ์ Intel® Stratix®V ไม่รองรับโหมดความคิดเห็นภายนอก (EFB)

 

 

 

ความละเอียด

PLL ที่มุมและตรงกลาง (ด้านบนและล่าง) เท่านั้นที่รองรับโหมด EFB

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้