ID บทความ: 000085328 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 11/09/2012

ข้อผิดพลาดภายใน: ระบบย่อย: FTITAN, ไฟล์: /quartus/fitter/ftitan/ftitan_expert.cpp, บรรทัด: 4418 การตรวจสอบ netfit ขั้นสุดท้ายล้มเหลว

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจเห็นข้อผิดพลาดภายในนี้เมื่อคอมไพล์การออกแบบด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.0 SP1 และก่อนหน้า คุณอาจเห็นข้อความต่อไปนี้
Error: The lvds clock and the DPA clock frequency of SERDES receiver atom "rx_0" must be the same.

ข้อผิดพลาดเหล่านี้เป็นผลมาจากตัวรับสัญญาณ LVDS พร้อมด้วยสัญญาณนาฬิกา DPA ที่กําหนดค่าไม่ถูกต้อง

ในการใช้ฟังก์ชัน DPA ของตัวรับสัญญาณ LVDS อย่างถูกต้อง ในเมกะฟังก์ชัน ALTPLL ที่เกี่ยวข้องกับตัวรับสัญญาณ LVDS คุณควรเปิดใช้งานตัวเลือก ใช้การตั้งค่านาฬิกาเหล่านี้สําหรับตัวเลือกนาฬิกา DPA (สําหรับประเภท PLL ซ้ายขวาเท่านั้น) ในหน้า นาฬิกาเอาต์พุต ของปลั๊กอิน ALTPLL MegaWizard™ ปิดใช้งานตัวเลือกนี้และไม่สามารถเลือกได้เมื่อใช้งานซอฟต์แวร์ Quartus II เวอร์ชั่น 10.0 SP1 และรุ่นก่อนหน้าและการกําหนดเป้าหมายอุปกรณ์ Arria® II GX

มีโปรแกรมแก้ไขเพื่อแก้ไขปัญหานี้สําหรับซอฟต์แวร์ Quartus II เวอร์ชั่น 10.0 SP1 ดาวน์โหลดและติดตั้ง Patch 1.119 จากลิงก์ที่เหมาะสมด้านล่าง โปรแกรมปรับปรุงนี้เปิดใช้งานตัวเลือกสําหรับการตั้งค่านาฬิกา DPA ใน ALTPLL MegaWizard

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Arria® II GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้