คำอธิบาย
มีปัญหากับ DDR ที่ใช้ AFI และ DDR2 SDRAM High-Performance Controller I (HPC I) ซึ่งทําให้สัญญาณ DQS และ DQSn สร้างพัลส์เพิ่มเติมหลังจากการส่งข้อมูลในการเขียนดังที่แสดงในรูปภาพที่ 1 ด้านล่าง
ปัญหานี้มีผลต่อการออกแบบที่ใช้ DDR และ DDR2 SDRAM HPC I ในการกําหนดเป้าหมายStratix® IV, Stratix III และอุปกรณ์ Arria® II GX DDR ที่ใช้ AFI และ DDR2 SDRAM HPC ในโหมดอัตราเต็มจะไม่ได้รับผลกระทบ
ปัญหานี้จะไม่ทําให้เกิดปัญหาใดๆ ที่ใช้งานได้กับระบบของคุณหากคุณใช้พิน DM เมื่อชีพจรพิเศษเกิดขึ้นหลังจากเกิดการส่งพัลส์ขึ้น ชีพจรพิเศษจะไม่ทําให้ข้อมูลไม่ถูกต้องถูกเขียนลงใน SDRAM เนื่องจากคอนโทรลเลอร์ยอมรับพิน DM สูงหลังจากการส่งข้อมูลต่อเนื่อง
DDR และ DDR2 SDRAM HPC II ไม่ได้รับผลกระทบจากปัญหานี้