ID บทความ: 000085319 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/01/2015

อุปกรณ์ Arria V มีข้อจํากัดในการจัดวาง I/O ที่คล้ายกันกับพิน HSTL และ SSTL เมื่อเปรียบเทียบกับอุปกรณ์ Arrix II GX หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ไม่ อุปกรณ์ Arria® V ไม่มีข้อจํากัดในการจัดวาง I/O ที่คล้ายกันกับพิน HSTL และ SSTL เมื่อเทียบกับอุปกรณ์ Arrix II GX

คุณสามารถใช้ HSTL และพินเอาต์พุต/พินแบบสองทิศทางที่มีอยู่ทั้งหมดได้ในธนาคาร I/O อุปกรณ์ V Arria

สําหรับข้อจํากัดการวาง I/O สําหรับอุปกรณ์ Arria II GX คุณสามารถดู คู่มือการเชื่อมต่อพินตระกูลอุปกรณ์ Arria II (PDF)

บทความที่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

Arria® V GT FPGA
Stratix® V E FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Stratix® V GX FPGA
Arria® V SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้