ID บทความ: 000085296 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/10/2013

ทําไมฉันถึงเห็นความถี่สัญญาณนาฬิกาเอาต์พุตที่ไม่ถูกต้องขณะจําลองการทํางานที่Altera_PLL

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เนื่องจากข้อบกพร่องในแบบจําลองการจําลองในซอฟต์แวร์ Quartus® II ผ่านเวอร์ชั่น 12.0 หากคุณเปิดใช้งานสัญญาณนาฬิกาเอาต์พุตหลายตัวในการทํางานใหญ่ของ Altera_PLL ผลการจําลองอาจแสดงความถี่เอาต์พุตที่ไม่ถูกต้อง  ซึ่งจะมีผลต่อการคํานวณความถี่สัญญาณนาฬิกาเอาต์พุตในการจําลองเท่านั้น ฮาร์ดแวร์จะไม่ได้รับผลกระทบ
    ความละเอียด ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชัน 12.0sp1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V E FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้