คำอธิบาย
มีปัญหากับการจําลอง RTL ของคุณสมบัติขั้นตอนเฟสแบบไดนามิกสําหรับอุปกรณ์ Cyclone® III เมื่อใช้ VHDL ขั้นตอนเฟสที่แสดงในการจําลอง RTL อาจไม่ตรงกับการเปลี่ยนเฟสที่คาดไว้ ความละเอียดของการเปลี่ยนเฟสเป็นตัวกําหนด ระยะเวลา VCO คือวันที่ 1/8
ปัญหานี้มีผลต่อเวอร์ชันซอฟต์แวร์ Quartus® II เริ่มต้นใน 9.1
ปัญหานี้ไม่มีผลต่อการจําลองระดับเกต VHDL, การจําลอง Verilog RTL หรือการจําลองระดับ Verilog Gate
ความละเอียด
หากต้องการแก้ไขปัญหานี้ คุณสามารถเปิด สร้างไฟล์เอาต์พุตโดยใช้ตัวเลือกพารามิเตอร์ \'Advanced\' PLL ใน ALTPLL MegaWizard™ Plug-in Manager ตัวเลือกนี้อยู่ในหน้า "อินพุต/ล็อก" ของเมกะฟังก์ชัน สําหรับข้อมูลเพิ่มเติมเกี่ยวกับตัวเลือกนี้ โปรดดู คู่มือผู้ใช้ ALTPLL Megafunction (PDF).