ID บทความ: 000085273 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมสัญญาณ "fixedclk_locked" จึงอยู่ในระดับต่ําเมื่อเปิดใช้งานพารามิเตอร์ "เปิดใช้งานการกําหนดค่าผ่านลิงก์ PCIe" ในหน้าต่าง MegaWizard ของ PCIe

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    "การกําหนดค่าผ่าน PCIe® คุณสมบัติ Link (CvP)" ไม่มีอยู่ใน Quartus® เวอร์ชั่น II 11.1 ยัง  หากคุณเปิดตัวเลือกใน PCIe MegaWizard หน้าต่างสําหรับStratix® V, มีการสร้าง RTL ที่ไม่สมบูรณ์และเป็นเหตุให้สัญญาณ "fixedclk_locked" ถูกผูกไว้ต่ํา

    เพื่อป้องกันปัญหานี้ คุณต้องปิดพารามิเตอร์ "เปิดใช้งานการกําหนดค่าผ่านลิงก์ PCIe" ในหน้าต่าง PCIe MegaWizard ปัญหานี้จะได้รับการแก้ไขในรุ่นในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Stratix® V FPGA
    Stratix® V GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้