คำอธิบาย
Altera
® ขอแนะนําว่ามีการมอบหมายการลงทะเบียนเซลล์ I/O ใน Quartus
™ ซอฟต์แวร์ อย่างไรก็ตาม คุณสามารถใช้งานที่ได้รับมอบหมายเหล่านี้ใน Synplify ได้เช่นกันโดยใช้
syn_useioff คุณลักษณะบนฐานทั่วโลกหรือท้องถิ่น
คุณสามารถตั้งค่าทั้งหมดนี้ได้ด้วยการตั้งค่า syn_useioff=1 ระดับบนสุด ในซอร์สโค้ดโดยตรง ผ่าน SYnplify Settings Tool SCOPE หรือในไฟล์ที่มีข้อจํากัดโดยตรง
| ตารางที่ 1 การตั้งค่า syn_useioff=1 ทั่วโลก |
| ภาษาการเขียนโปรแกรม | ไวยากรณ์ |
| Verilog HDL | module test (d, clk, q) /*synthesis syn_useioff=1 */; |
| VHDL | architecture rtl of test is
attribute syn_useioff : boolean;
attribute syn_useioff of rtl: architecture is true; |
| ไฟล์จํากัด | define_global_attribute syn_useioff 1 |
| ตารางที่ 2 การตั้งค่า syn_useioff=1 ในเครื่อง |
| ภาษาการเขียนโปรแกรม | ไวยากรณ์ |
| Verilog HDL | module test (d, clk, q);
input [3:0] d;
input clk;
output [3:0] q /*synthesis syn_useioff=1 */
reg q;
... |
| VHDL | entity test is
port (d: in std_logic_vector [3 downto 0];
clk: in std_logic;
q : out std_logic_vector[3 downto 0];
attribute syn_useioff : boolean;
attribute syn_useioff of q : signal is true;
end test; |
| ไฟล์จํากัด | define_attirbute {p:q[3:0]} syn_useioff 1 |