ID บทความ: 000085259 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/01/2013

ข้อจํากัด SDC ถูกละเลยในระหว่างการคอมไพล์ Quartus สําหรับStratix V Triple Speed Ethernet Design พร้อมตัวเลือก IEEE1588

สิ่งแวดล้อม

  • อีเธอร์เน็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในระหว่างการคอมไพล์ Quartus ของการออกแบบอีเธอร์เน็ตความเร็วสามเท่า เมื่อเปิดใช้งานตัวเลือก IEEE1588 จะมีคําเตือนในที่สร้างขึ้น fit.rpt เกี่ยวกับตัวกรองบนสาย 443 ใน "_constraints.sdc" ถูกละเลย

    ตัวกรองถูกละเลยเนื่องจากบรรทัด "*|inst_stratixv_hssi_8g_tx_pcs|wys|clkout" และ "*|inst_stratixv_hssi_8g_rx_pcs|wys|clocktopld" ไม่ตรงกัน ด้วยนาฬิกา

    ปัญหานี้อาจทําให้เกิดพฤติกรรมที่ไม่ธรรมดาสําหรับพาธข้อมูล ในฮาร์ดแวร์

    ปัญหานี้มีผลต่ออีเธอร์เน็ตความเร็วสามตัวกับ IEEE1588 เปิดใช้งานตัวเลือกใน ACDS 12.1 ของอุปกรณ์ Stratix V

    ความละเอียด

    ปรับเปลี่ยน "_constraints.sdc" ที่สร้างขึ้น ไฟล์ SDC นี้สร้างโดย Qsys และอยู่ที่: //สังเคราะห์/submodules ค้นหาคําสําคัญ "inst_stratixv_hssi_8g_rx_pcs" บรรทัดที่ 463 และแทนที่ด้วย "inst_sv_hssi_8g_rx_pcs" ค้นหาคําสําคัญ "inst_stratixv_hssi_8g_tx_pcs" ที่บรรทัด 472 และแทนที่ด้วย "inst_sv_hssi_8g_tx_pcs"

    ปัญหานี้จะได้รับการแก้ไขใน ACDS 12.1sp1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้