หากต้องการใช้งานอินเตอร์เฟซซิงโครนัสความเร็วสูงใน Arria® 10 ให้ใช้ PHYLite IP
Altera® PHYLite สําหรับคอร์ IP อินเทอร์เฟซแบบขนานจะใช้สําหรับการสร้างอินเทอร์เฟซหน่วยความจําแบบกําหนดเองเป็นหลัก
ตัวอย่างเช่น DDR2, LPDDR2, LPDDR, TCAM, Flash, ONFI และ Mobile DDR แต่ละอินสแตนซ์ของแกน IP สามารถรองรับอินเทอร์เฟสได้สูงสุด 18 กลุ่มการจับข้อมูล/strobe แต่ละกลุ่ม แต่ละกลุ่มสามารถมีตรรกะการจับข้อมูล I/O ได้สูงสุด 48 รายการและตรรกะการจับข้อมูลของ Strobe PHYLite รองรับความถี่นาฬิกาอินเตอร์เฟซสูงสุดถึง 1GHz
Alteraแนะนําให้ใช้การกําหนดค่าใหม่แบบไดนามิกที่ 800 MHz หรือสูงกว่า PHYLite รองรับมาตรฐาน I/O ทั่วไปส่วนใหญ่ เช่น SSTL-15, SSTL-15 Class I/II, I/II ระดับ HSTL 1.5-V, POD 1.2 V, 1.2 V, 1,5 V, 1.8 V
สําหรับข้อมูลเพิ่มเติมของ PHYLite:
/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug_altera_phylite.pdf
ตัวอย่างการออกแบบโครงการของ PHYLite:
/content/dam/altera-www/global/en_US/pdfs/literature/an/an747.pdf
Alteraขอแนะนําการใช้ Source Synchronous I/O โดยใช้ Altera PHYLite สําหรับคอร์ IP อินเทอร์เฟซแบบขนานสําหรับความถี่อินเทอร์เฟซที่มากกว่า 200MHz