ID บทความ: 000085164 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/11/2012

"ข้อมูลจําเพาะเวลาความกว้างของพัลส์ขั้นต่ํา" ของสัญญาณรีเซ็ตทั่วโลกสําหรับคอนโทรลเลอร์ UniPHY คืออะไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

การรีเซ็ตทั่วโลกใน UniPHY Controller เชื่อมต่อกับพอร์ตชุด PLL ดังนั้น PLL areset Port minimum pulse width (tARESET) สําหรับอุปกรณ์ของคุณจะเป็นข้อมูลจําเพาะการกําหนดเวลาความกว้างของพัลส์ขั้นต่ํา
ตัวอย่างเช่น tARESET สําหรับอุปกรณ์ Stratix® IV และ Stratix® V คือ 10ns

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้