ID บทความ: 000085162 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมตัววิเคราะห์เวลา TimeQuest ถึงสร้างความถี่สัญญาณนาฬิกาเอาต์พุต PLL ที่ไม่ถูกต้องหลังจากเรียกใช้คําสั่ง derive_pll_clocks

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.1 SP2 และก่อนหน้า derive_pll_clocks คําสั่งในตัววิเคราะห์เวลา TimeQuest อาจสร้างนาฬิกาที่มีความถี่ไม่ถูกต้องสําหรับการกําหนดค่า PLL บางอย่าง ปัญหานี้มีผลต่อการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Arria® V, Cyclone® V และอุปกรณ์ Stratix® V

    derive_pll_clocksหากมีการใช้คําสั่งกับ-create_base_clocksตัวเลือก ความถี่สัญญาณนาฬิกาขาเข้าอาจเป็นความถี่ที่ถูกต้องครึ่งหนึ่ง หากมีการกําหนดสัญญาณนาฬิกาขาเข้าโดยผู้ใช้ นาฬิกาเอาต์พุต PLL อาจเป็นความถี่ที่ถูกต้องเป็นสองเท่า

    ปัญหานี้มีผลต่อการวิเคราะห์เวลาเท่านั้น PLL ที่ใช้งานบนอุปกรณ์มีปัจจัยการคูณหรือส่วนที่ถูกต้อง

    ความละเอียด

    หากการปรับใช้ PLL ของคุณมีปัญหาที่อธิบายไว้ ข้อจํากัดของนาฬิกา PLL ของคุณด้วยตนเอง derive_pll_clocks แทนที่คําสั่งด้วยcreate_clockและ create_generated_clock คําสั่ง

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้