เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.1 SP2 และก่อนหน้า derive_pll_clocks
คําสั่งในตัววิเคราะห์เวลา TimeQuest อาจสร้างนาฬิกาที่มีความถี่ไม่ถูกต้องสําหรับการกําหนดค่า PLL บางอย่าง ปัญหานี้มีผลต่อการออกแบบที่กําหนดเป้าหมายอุปกรณ์ Arria® V, Cyclone® V และอุปกรณ์ Stratix® V
derive_pll_clocks
หากมีการใช้คําสั่งกับ-create_base_clocks
ตัวเลือก ความถี่สัญญาณนาฬิกาขาเข้าอาจเป็นความถี่ที่ถูกต้องครึ่งหนึ่ง หากมีการกําหนดสัญญาณนาฬิกาขาเข้าโดยผู้ใช้ นาฬิกาเอาต์พุต PLL อาจเป็นความถี่ที่ถูกต้องเป็นสองเท่า
ปัญหานี้มีผลต่อการวิเคราะห์เวลาเท่านั้น PLL ที่ใช้งานบนอุปกรณ์มีปัจจัยการคูณหรือส่วนที่ถูกต้อง
หากการปรับใช้ PLL ของคุณมีปัญหาที่อธิบายไว้ ข้อจํากัดของนาฬิกา PLL ของคุณด้วยตนเอง derive_pll_clocks
แทนที่คําสั่งด้วยcreate_clockและ create_generated_clock
คําสั่ง
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0