ID บทความ: 000085148 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 11/09/2012

ฉันจะกําหนดค่าช่องรับส่งสัญญาณ Stratix® II GX ให้ทํางานระหว่างอัตราข้อมูล 2Gbps-3.125 Gbps โดยใช้โหมด 'BASIC - Double width'

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 6.1 และ 7.0 คุณไม่สามารถกําหนดค่า ALT2GXB Megawizard® Plug-in Manager ในโหมด BASIC (โดยมีความกว้างบล็อกดีซีเรียลไลเซอร์ตั้งค่าเป็นความกว้างสองเท่า) ในอัตราข้อมูลในช่วง 2.5Gbps-3.125Gbps และ 2Gbps-3.125Gbps สําหรับการกําหนดค่า1 และการกําหนดค่า2 ที่กล่าวถึงด้านล่าง

configuration1: ใช้ความกว้างของอินเทอร์เฟซ PLD=16, 8B/10B และ Rate Matcher

configuration2: PLD interface width=16, ไม่มี 8b/10b, ไม่มี rate matcher และไม่มีบล็อกการสั่งซื้อไบต์

สาเหตุของการจํากัดอัตราข้อมูลนี้คือในเวอร์ชัน 6.1 MEgawizard ALT2GXB อนุญาตให้มีอัตราข้อมูลสูงสุดที่ 5Gbps และ 4Gbps สําหรับการกําหนดค่า 1 และการกําหนดค่า 2 ตามลําดับ เมื่อคุณใช้ตัวเลือก '/2' ใน 'data rate division factor' (ในหน้าจอ 'ทั่วไป' ของ ALT2GXB Megawizard) คุณจะได้รับอัตราข้อมูลที่มีประสิทธิภาพสูงสุดเพียง 2.5Gbps สําหรับการกําหนดค่า1 และ 2Gbps สําหรับการกําหนดค่า2

ข้อจํากัดนี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 7.1

ดังนั้นในการเรียกใช้งานอัตราข้อมูลสูงสุด 3.125Gbps ของตัวรับส่งสัญญาณในการกําหนดค่าข้างต้น ให้ใช้ Megawizard ที่มีอัตราข้อมูลที่อนุญาตแล้วเปลี่ยนพารามิเตอร์ต่อไปนี้ด้วยตนเองในไฟล์เอาต์พุต .v/.vhd ที่สร้างขึ้นโดย ALT2GXB Megawizard

cmu_pll_inclock_period

rx_cru_inclock_period

rx_data_rate

tx_data_rate

ตัวอย่างต่อไปนี้แสดงการแก้ไขที่จําเป็นเพื่อให้ได้อัตราข้อมูลที่มีประสิทธิภาพของ 3Gbps สําหรับการกําหนดค่า1 สําหรับไฟล์ verilog ที่สร้างขึ้นโดย ALT2GXB Megawizard

ขั้นตอนที่ 1: ตั้งค่าเมกะวิซซอร์ด ALT2GXB ในการกําหนดค่า1 ตั้งค่าความถี่สัญญาณนาฬิกาอ้างอิงเป็น 125MHz ตั้งค่าอัตราข้อมูลเป็น 5Gbps ตั้งค่า 'ตัวหารอัตราข้อมูล' เป็น 2  ตามการตั้งค่านี้ ตัวรับส่งสัญญาณจะทํางานที่ 2.5Gbps

.v ที่สร้างขึ้นมีค่าพารามิเตอร์ต่อไปนี้

alt2gxb_component.cmu_pll_inclock_period = 8000

alt2gxb_component.rx_cru_inclock_period =8000

alt2gxb_component.rx_data_rate = 5000

alt2gxb.component.tx_data_rate =5000

ขั้นตอนที่ 2: แก้ไขไฟล์ .v ข้างต้น  คุณได้ใช้ 125MHz (5Gbps =125*40) ในขั้นตอนที่ 1  ในการรับอัตราข้อมูลสูงสุด 6Gbps คุณควรเปลี่ยนความถี่สัญญาณนาฬิกาอ้างอิงอินพุตเป็น 150MHz (150*40 = 6Gbps) เนื่องจากคุณได้ใช้ "ปัจจัยการแบ่งอัตราข้อมูล" ของ 2 ในขั้นตอนที่ 1 คุณจึงได้รับอัตราข้อมูล 3Gbps ที่มีประสิทธิภาพ ต่อไปนี้คือการเปลี่ยนแปลงที่จําเป็นในไฟล์ .v

alt2gxb_component.cmu_pll_inclock_period = 6667

alt2gxb_component.rx_cru_inclock_period =6667

alt2gxb_component.rx_data_rate = 6000

alt2gxb.component.tx_data_rate =6000

--สําหรับการจําลอง Functional verilog RTL ในเครื่องมือของบริษัทอื่น ให้เปลี่ยนพารามิเตอร์ต่อไปนี้ในไฟล์ .vo

nliOl.inclk1_period

nliOl.inclk2_period

nlilO.cruclk0_period

nlilO.cruclk1_period

nlilO.cruclk2_period

สําหรับตัวอย่างนี้ ให้เปลี่ยนค่าสําหรับพารามิเตอร์ข้างต้นเป็น 6667 (เพื่อแสดงสัญญาณนาฬิกาอ้างอิงอินพุต 150MHz)

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้