ID บทความ: 000085135 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 28/09/2015

เมื่อใช้ตัวควบคุมหน่วยความจําฮาร์ดที่ใช้ UniPHY ทําไมฉันถึงเห็นการละเมิดเวลาระหว่างพอร์ตในบล็อก MPFE

สิ่งแวดล้อม

  • ซอฟต์แวร์ Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นการละเมิดเวลาระหว่างพอร์ตบนบล็อก MPFE โดยใช้ความถี่สัญญาณนาฬิกาที่แตกต่างกันเนื่องจากซอฟต์แวร์ Quartus®II ไม่ตัดเส้นทางเวลาเหล่านี้โดยอัตโนมัติ

    ความละเอียด

    ไม่มีเส้นทางระหว่างพอร์ต MPFE ในคอนโทรลเลอร์หน่วยความจําฮาร์ดที่ใช้ UniPHY เส้นทางที่ล้มเหลวสามารถตัดได้อย่างปลอดภัยโดยใช้ set_clock_groups หรือ set_false_path คําสั่ง SDC โปรดดูเอกสาร Quartus® II TimeQuest Timing Analyzer (.PDF) สําหรับข้อมูลเพิ่มเติมเกี่ยวกับคําสั่ง SDC

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Arria® V GT FPGA
    Arria® V ST SoC FPGA
    Cyclone® V E FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้