ปัญหาสำคัญ
คำอธิบาย
การต่อรองโดยอัตโนมัติกับอัตราข้อมูลเจนเนอเรชั่น 2 อาจล้มเหลวในบางอุปกรณ์ เมื่อเกิดความล้มเหลวนี้ ขึ้น IP Compiler สําหรับ PCI Express จะไม่สามารถ เพื่อเปลี่ยนไปใช้อัตราข้อมูลเจน 2
IP Compiler ทั้งหมดสําหรับรูปแบบ PCI Express Gen 2 ที่ตรงเป้าหมาย Arria II GZ, Stratix IV GT หรืออุปกรณ์ IV GX Stratix
ความละเอียด
ไม่มีวิธีแก้ไขปัญหาสําหรับรูปแบบต่างๆ ที่มีการปรับตั้งค่าตัวรับส่งสัญญาณ เพื่อใช้ ATX PLL คุณต้องกําหนดค่าตัวรับส่งสัญญาณเพื่อใช้ CMU PLL
เพื่อให้แกน IP สามารถต่อรองกับอัตราข้อมูลเจนเนอเรต 2 ได้ สร้างการกําหนดค่าที่ใช้ CMU PLL ในเวอร์ชัน 10.0 และ 10.1 แต่ไม่อยู่ในเวอร์ชัน 11.0 หรือ 11.1 คุณจะต้องปฏิบัติตาม ขั้นตอนเหล่านี้:
- หลังจากที่คุณสร้างคอมไพเลอร์ PCI Express รูปแบบต่างๆ และก่อนที่คุณจะคอมไพล์โครงการ ให้เปลี่ยนไดเรกทอรี ไปยังตําแหน่งของอินสแตนซ์เมก้าฟังก์ชันตัวรับส่งสัญญาณ ไดเรกทอรี มีการเปลี่ยนแปลง<>_serdes.v หรือ ไฟล์ >_serdes.vhd ขึ้นอยู่กับ HDL
- ขึ้นอยู่กับอินสแตนซ์เมก้าฟังก์ชันตัวรับส่งสัญญาณ HDL ทําตามขั้นตอนใดขั้นตอนหนึ่งต่อไปนี้
- หากมีการสร้างอินสแตนซ์เมกะฟังก์ชันของตัวรับส่งสัญญาณของคุณ ใน Verilog HDL ให้พิมพ์คําสั่งต่อไปนี้:
qmegawiz -silent -wiz_override=”enable_pcie_gen2_reset=true”
\ _serdes.v
- หากมีการสร้างอินสแตนซ์เมกะฟังก์ชันของตัวรับส่งสัญญาณของคุณ ใน VHDL ให้พิมพ์คําสั่งต่อไปนี้:
qmegawiz -silent -wiz_override=”enable_pcie_gen2_reset=true”
\ _serdes.vhd
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ IP Compiler สําหรับ PCI Express