ID บทความ: 000085093 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/02/2015

IP Parallel Flash Loader (PFL) เสริมสัญญาณflash_nresetเมื่อใด

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

สัญญาณflash_nresetจะถูกระบุในกรณีต่อไปนี้:

(1) อุปกรณ์ที่มีการออกแบบ PFL จะถูกเปิดเครื่องหรือกําหนดค่า
(2) ระบุสัญญาณอินพุตpfl_nresetแล้ว
(3) เมื่อใช้โปรแกรมเมอร์ Quartus® II เพื่อตั้งโปรแกรมหน่วยความจําแฟลช หาก PFL เปิดใช้งานโหมดการเขียนโปรแกรม

หากคุณต้องการมั่นใจในflash_nreset ให้รีเซ็ต PFL โดยใช้pfl_nreset

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

Stratix® V FPGA
Stratix® IV FPGA
Stratix® III FPGA
Intel® MAX® 10 FPGA
MAX® V CPLD
MAX® II CPLD
Cyclone® V FPGA และ SoC FPGA
Cyclone® IV FPGA
Cyclone® III FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
Arria® V FPGA และ SoC FPGA
Arria® II FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้