ไม่ได้เชื่อมต่อนาฬิกาครึ่งอัตราเมื่อเปิดใช้งานการแชร์นาฬิกา

หากคุณสร้างคอนโทรลเลอร์หน่วยความจําที่มีประสิทธิภาพสูง ตัวเลือกการแชร์นาฬิกาคอนโทรลเลอร์ II และหลายคอนโทรลเลอร์ เปิดใช้งานใน SOPC Builder ไม่มีการเชื่อมต่อนาฬิกาแบบครึ่งอัตรา

ปัญหานี้มีผลต่อการออกแบบทั้งหมดที่ใช้ประสิทธิภาพสูง สถาปัตยกรรม Controller II พร้อม ด้วย Multiple Controller Clock เปิดใช้งานตัวเลือกการแชร์ ใน SOPC Builder

การเชื่อมโยงอัตราครึ่งอัตราภายในสําหรับคอนโทรลเลอร์ PLL ที่ใช้ร่วมกัน ไม่ทํางาน

หากต้องการเชื่อมต่อนาฬิกาแบบครึ่งอัตรา ให้ทําตามขั้นตอนต่อไปนี้:

1. แก้ไขการแชร์คอนโทรลเลอร์ PLL ระดับสูงสุด ไฟล์ที่จะรวมพอร์ตอินพุตสัญญาณนาฬิกาครึ่งอัตราดังนี้ ตัว อย่าง เช่น:

Verilog HDL

module ชื่อการเปลี่ยนแปลง<> (sys_clk_in, soft_reset_n,input sys_clk_in; sys_half_clk_in อินพุต sys_half_clk_in;input soft_reset_n;.sys_clk_in(sys_clk_in), .sys_half_clk_in (sys_half_clk_in).soft_reset_n(soft_reset_n),

VHDL

ENTITY name_master> ISPORT (sys_clk_in : IN STD_LOGIC;การ< sys_half_clk_in : ใน STD_LOGIC soft_reset_n : IN STD_LOGIC;COMPONENT การพิจารณา< ชื่อ>_controller_phyPORT (sys_clk_in : IN STD_LOGIC;sys_half_clk_in : IN STD_LOGIC; soft_reset_n : IN STD_LOGIC;sys_clk_in => sys_clk_in, sys_half_clk_in => sys_half_clk_inaux_full_rate_clk => aux_full_rate_clk,

2. แก้ไขไฟล์ SOPC ระดับบนสุดเพื่อเชื่อมต่อครึ่งอัตรา นาฬิกาจากต้นทางไปยังคอนโทรลเลอร์การแชร์ดังนี้ ตัว อย่าง เช่น:

Verilog HDL

ชื่อการเปลี่ยนแปลง<> the_ การพิจารณา< ชื่อ>(.soft_reset_n (clk_0_reset_n),.sys_half_clk_in ( name_master>การเปลี่ยนแปลง<_aux_half_rate_clk_out),.sys_clk_in (name_master>การพิจารณาคดี<_phy_clk_out)

VHDL

component ชื่อการเปลี่ยนแปลง<> is port (-- inputs:signal soft_reset_n : IN STD_LOGIC; สัญญาณ sys_half_clk_in : IN STD_LOGIC;signal sys_clk_in : IN STD_LOGIC;the_ ชื่อการเปลี่ยนแปลง<> : การพิจารณา< ชื่อ>port map(soft_reset_n => clk_0_reset_n,sys_half_clk_in => out_clk__aux_half_rate_clk,name_master>sys_clk_in => internal_การเปลี่ยนแปลง<_phy_clk_out

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต