ID บทความ: 000085022 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 13/08/2012

ฉันจะฝึกฝนตัวรับสัญญาณ Cyclone III LVDS หากไม่มีอักขระควบคุมอยู่ในกระแสข้อมูลตัวส่งสัญญาณได้อย่างไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หากไม่มีอักขระควบคุมในสตรีมข้อมูลตัวส่งสัญญาณ จะมีตัวเลือกต่อไปนี้เมื่อตั้งค่าตัวรับสัญญาณ LVDS ในอุปกรณ์ Cyclone® III

 

หากสัญญาณนาฬิกาอ้างอิงเป็นอัตราข้อมูล / ปัจจัยการดีซีเรียลไลเซชัน (ขอบเพิ่มขึ้นหนึ่งอันต่อคําซีเรียล) แสดงว่าขอบเขตคําเป็นตัวกําหนด ตัวอย่างเช่น หากระบบของคุณมีข้อมูล 800Mbps x8 SERDES และนาฬิกาที่ได้รับคือ 100MHz ดังนั้นสําหรับทุกสัญญาณที่เพิ่มขึ้นของ Edge ของนาฬิกาอ้างอิง คุณจะได้รับคําซีเรียล 8 บิตหนึ่งคํา  เมื่อใช้การจําลองเวลา คุณสามารถระบุตําแหน่งบิตเริ่มต้นในคําที่อินเทอร์เฟซนี้จะเปิดเครื่องได้ หรือหลังจากใช้ชุดวิมานกับ PLL

 

หากนาฬิกาอ้างอิงไม่เสถียรเมื่ออุปกรณ์กําหนดค่า เฟส PLL จะเปลี่ยนเป็นแบบสุ่ม ซึ่งอาจนําไปสู่การจัดวางคําแบบสุ่ม  รีเซ็ต PLL เพื่อกลับไปยังตําแหน่งที่กําหนด คําแนะนําที่ดีที่สุดสําหรับข้อมูลที่เรียกใช้งานฟรีคือการใช้นาฬิกาที่ให้ความสัมพันธ์เชิงกําหนดกับการจัดตําแหน่งคําเมื่อใช้การจําลองเวลาหรือการวัดผลในห้องปฏิบัติการ คุณจะสามารถระบุได้ว่าต้องใช้พัลส์สลิปบิตกี่ตัวในการนําไปใช้กับวงจรการจัดแนวข้อมูลเพื่อจัดแนวคําอย่างถูกต้อง จากนั้นสร้างเครื่องสถานะง่ายๆ เพื่อปรับใช้บิตสลิปพัลส์หลังจากล็อก PLL มีการยืนยันและมีเสถียรภาพว่าเป็นหลังจากรีเซ็ตแบบอสมวารหรือเปิดเครื่องเมื่ออุปกรณ์เข้าสู่โหมดผู้ใช้

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้