ID บทความ: 000084984 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/07/2016

ทิศทางพอร์ตไม่ถูกต้องสําหรับอุปกรณ์ SerialLite II IP Core Arria® V, Cyclone® V และ Stratix® V

สิ่งแวดล้อม

    Intel® Quartus® Prime Standard Edition
    SerialLite II v18.1
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

SerialLite II IP Core ตั้งค่าทิศทางสําหรับ พอร์ต err_rr_8berrdet เป็นพอร์ตเอาต์พุตไม่ถูกต้อง ปัญหานี้มีผลต่ออุปกรณ์ Arria® V, Cyclone® V และ Stratix® V

ความละเอียด

หากต้องการแก้ไขปัญหานี้ ให้เปลี่ยนทิศทางพอร์ต err_rr_8berrdet เป็นอินพุตและเชื่อมต่อพอร์ตเข้ากับพอร์ตเอาต์พุต r x_errdetect ของตัวรับส่งสัญญาณ PHY แบบกําหนดเอง

ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 18.1 ของ SerialLite II IP core

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

Arria® V GT FPGA
Arria® V GX FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V FPGA และ SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้