ปัญหาสำคัญ
สัญญาณ rx_align_clr รีเซ็ตบัฟเฟอร์ RX FIFO และสัญญาณมีทั้งพาธซิงโครนัสไปยังโดเมนนาฬิกาอ่านและพาธแบบอสมวารไปยังโดเมนนาฬิกาเขียนของบัฟเฟอร์ FIFO
สําหรับStratix V, Arria V GZ และอุปกรณ์ Arria 10 อุปกรณ์ เอนจินการกําหนดเวลาไม่ทราบพาธแบบอสมวารไปยังโดเมนนาฬิกาเขียนและการรีเซ็ตและปรับปรุงการกําหนดเวลาลอจิก ซึ่งอาจส่งผลให้มีการเชื่อมต่อโดยตรงกับสัญญาณรวมที่ไม่ได้ลงทะเบียน ตัวซิงโครไนซ์ในโดเมนนาฬิกาสําหรับเขียน ซึ่งทําให้บัฟเฟอร์ RX FIFO ล้างออก ซึ่งก่อให้เกิดความแตกต่างของข้อมูล
ปัญหานี้อาจเกิดขึ้นเมื่อเปิดใช้งานตัวเลือกการคอมไพล์ retiming การลงทะเบียนสําหรับอินเทอร์เฟซต่อไปนี้:
- ตัวรับส่งสัญญาณ Native PHY (ที่เปิดใช้งาน 10 G PCS และตั้งค่าโหมดRX_FIFOเป็น Interlaken)
- 50 G Interlaken
- 100 G Interlaken
- Interlaken PHY
- การสตรีม SerialLite III
อย่าเปิดใช้งานการปรับระยะเวลาการลงทะเบียนสําหรับอุปกรณ์ Stratix V, Arria V GZ หรือ Arria 10
สําหรับซอฟต์แวร์ Quartus II จะรีลีส 11.0 ถึง 14.0 คุณเปิดใช้งานการปรับลดการลงทะเบียนภายใต้ การตั้งค่าการมอบหมาย > การตั้งค่า > การตั้งค่ากระบวนการคอมไพล์ > ปรับประสิทธิภาพให้เหมาะสมกับประสิทธิภาพ (การสังเคราะห์ทางกายภาพ) > ดําเนินการ การเรียกคืนการลงทะเบียน
สําหรับซอฟต์แวร์ Quartus II จะรีลีส 14.1 และใหม่กว่า ให้คุณเปิดใช้งานการลงทะเบียนที่ได้รับสิทธิ์ภายใต้ การตั้งค่า>การมอบหมาย > การตั้งค่าคอมไพเลอร์ >การตั้งค่าขั้นสูง (Fitter) >ดําเนินการลงทะเบียนรับเงินคืน ประสิทธิภาพ