EDCRC circuitry Fmax สําหรับอุปกรณ์ Cyclone® V มีความแตกต่างกันตามความหนาแน่น ดังนั้นจะต้องตั้งค่าตัวหารนาฬิกาขั้นต่ําที่เหมาะสมเพื่อชดเชยความแตกต่างนี้ EDCRC อาจล้มเหลวหากค่าตัวหารที่ใช้ต่ํากว่าค่าต่ําสุด
อุปกรณ์ที่ได้รับผลกระทบ:
Cyclone V FPGA
| ตัวแปรอุปกรณ์ | รหัสสมาชิก | ตัวหารนาฬิกาขั้นต่ํา |
|---|---|---|
| ไม่ใช้ SoC | A5, C4, C5, D5 | 2 |
| Soc | A2, A4, C2, C4 | 2 |
| ไม่ใช้ SoC | C3 | 4 |
| ไม่ใช้ SoC | A2, A4 | 2 |
| SoC และ Non-Soc | อื่นๆ | 1 |
สําหรับซอฟต์แวร์ Quartus® Prime เวอร์ชั่น 16.0.2 และก่อนหน้า :
เลือกตัวหารสัญญาณนาฬิกาขั้นต่ําที่ถูกต้องเพื่อให้แน่ใจว่า EDCRC ทํางานอย่างถูกต้อง จะไม่ส่งผลกระทบกับอุปกรณ์ที่ปรับใช้กับภาคสนามหาก EDCRC กําลังผ่าน
สําหรับเวอร์ชัน Quartus Prime เร็วกว่า 16.0.2 :
ซอฟต์แวร์ Quartus Prime จะตรวจจับค่าตัวหารที่ไม่ถูกต้องโดยอัตโนมัติ เปลี่ยนเป็นค่าที่ถูกต้องและส่งข้อความเตือนไปยังผู้ใช้ ตัวอย่างเช่น หากใช้ 5CEFA2F31C7N และ 1 ถูกเลือกเป็นค่าตัวหารนาฬิกาขั้นต่ํา ข้อความเตือนต่อไปนี้จะปรากฏในระหว่างการคอมไพล์:
"CRC ERROR_CHECK_FREQUENCY_DIVISOR VALUE(2) แบบเรียลไทม์ในการออกแบบไม่ตรงกับค่า (1) ในไฟล์การตั้งค่า Quartus Prime"