ID บทความ: 000084951 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/09/2012

ข้อจํากัด SDC ที่เทียบเท่า TimeQuest สําหรับการลงทะเบียนการอ่านคอนโทรลเลอร์แบบดั้งเดิม QDR II SRAM ในอุปกรณ์ Stratix II คืออะไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ข้อจํากัดของ TimeQuest SDC ที่เทียบเท่าสําหรับการบันทึกการอ่านคอนโทรลเลอร์แบบดั้งเดิม QDRII SRAM ในอุปกรณ์ Startix® II ได้แก่:

set_max_delay -0.2 -จาก * -to resync*
set_min_delay -1.6 -จาก * -to resync*

ข้อจํากัดเหล่านี้ใน Quartus® II Software Static Timing Analysis (TAN) คือ:

set_instance_assignment -name SETUP_RELATIONSHIP "– 0.2 ns" -จาก * – ถึง resync*
set_instance_assignment -name HOLD_RELATIONSHIP "– 1.6 ns" -จาก * – ถึง resync*

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้