ID บทความ: 000084930 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมความต้านทานต่อความร้อนสําหรับจุดเชื่อมต่อไปยังข้อมูลจําเพาะโดยรอบแตกต่างกันในคู่มือ Stratix® II ฉบับที่ 2 บทที่ 10 เมื่อเปรียบเทียบกับข้อมูลจําเพาะใน Stratix II Early Power Estimator

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ความต้านทานต่อความร้อนสําหรับทางแยกไปยังสภาพแวดล้อม (. JA) ข้อมูลจําเพาะที่แสดงในคู่มือ Stratix II อิงตามคุณสมบัติของอุปกรณ์เมื่อทําการจําลองโดยใช้มาตรฐานบอร์ด JEDEC ซึ่งกําหนดคุณสมบัติของบอร์ด เช่น สแต็กและความหนาแน่นทองแดง . JA ข้อมูลจําเพาะที่แสดงใน Stratix II Early Power Estimator อิงตามคุณสมบัติของอุปกรณ์เมื่อทําการจําลองโดยใช้บอร์ดแบบกําหนดเองAltera ซึ่งคล้ายกับขนาดทั่วไปและสแตกขึ้นสําหรับแพ็คเกจอุปกรณ์ บอร์ดแบบกําหนดเอง Altera มีคุณสมบัติเหล่านี้: PCB หนา 2.5 มม. สําหรับทุกกรณี

แพ คเกจเลเยอร์สัญญาณเลเยอร์ Power/GNDขนาด (มม.)
F15081212100 x 100
F1020101093 x 93
F7809989 x 89
F6728887 x 87
F4847783 x 83

หมายเหตุไปยังตาราง:
1. Power Layer Copper (Cu) หนา 35m, Cu 90%
2. Signal Layer Copper (Cu) หนา 17m, Cu 15%

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้