คำอธิบาย
คุณอาจต้องใส่เซลล์ลอจิกเพื่อทําการกําหนดเส้นทางหรือลดสัญญาณพัดลมออกจากตัวสัญญาณ โฟลว์คือ:
- สร้างความเชื่อมโยงส่วนประกอบเซลล์ลอจิกในซอร์สโค้ดภาษาคําอธิบายฮาร์ดแวร์ (HDL) ของคุณ
- เพิ่มคําสั่ง
set_dont_touchSynopsys บนชื่ออินสแตนซ์ของเซลล์ลอจิก - เพิ่มการมอบหมาย
STYLE=WYSIWYGตรรกะซอฟต์แวร์ MAX PLUS II ในเซลล์ลอจิกนี้
ตัวอย่างต่อไปนี้ (ilf.vhd และ ilc.scr) อธิบายวิธีที่คุณสามารถใส่เซลล์ลอจิกระหว่าง XOR เกตและ flip-flop กระบวนการสังเคราะห์ Synopsys (Design compiler หรือ FPGA compiler) ilc.vhd และ ilc.scr เพื่อสร้างไฟล์ MAX PLUS II EDIF ไฟล์ EDIF นี้ประกอบด้วยความไม่แน่นอน LCELL และการ STYLE=WYSIWYG มอบหมายลอจิก
----------------------------------------------------------
---
--- Insert an LCELL
---
--- ilc.vhd
---
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY ilc IS
PORT( dina, dinb, clk : IN STD_LOGIC;
dout : OUT STD_LOGIC);
END ilc;
ARCHITECTURE a OF ilc IS
signal foo_in,foo_out : std_logic;
COMPONENT LCELL PORT ( a_in : IN STD_LOGIC;
a_out: OUT STD_LOGIC);
END COMPONENT;
BEGIN
U0 : LCELL port map (foo_in,foo_out);
foo_in <= dina XOR dinb ;
flip_flop: PROCESS(clk)
BEGIN
IF clk'event and (clk = '1')
THEN dout <= foo_out;
END IF ;
END PROCESS ;
END a;
---
---
-------------------------------------------------------
/**********************************************************/
/* ilc.scr */
/* Synopsys script for design compiler or FPGA compiler */
/* */
read -f vhdl ilc.vhd
set_dont_touch find(cell,{U0}) true
set_attribute find(cell,{"U0"}) "LOGIC_OPTION" -type string "STYLE=WYSIWYG"
compile
write -f edif -hier -o ilc.edf