คุณจะเห็นความแตกต่างระหว่างความกว้างของข้อมูลอินเทอร์เฟซAvalonภายในและความกว้างของข้อมูลอินเทอร์เฟซหน่วยความจําเมื่อสร้าง DDR2 SDRAM ที่ใช้ UniPHY, DDR3 SDRAM, QDRII SRAM และตัวควบคุม RLDRAMII หากคุณเปิดตัวเลือก "สร้างความกว้างของบัส 2" ตัวเลือกนี้ใช้เมื่อใช้ QDRII IP ใน SOPC Builder เนื่องจาก SOPC Builder ไม่รองรับความกว้างบัสอื่นนอกเหนือจากพลังงานของ 2 ดังนั้นหากคุณไม่ได้ใช้การออกแบบของคุณใน SOPC Builder คุณไม่ควรเปิดตัวเลือกนี้ เมื่อเปิดใช้ตัวเลือกนี้ ความกว้างของบัสข้อมูลด้าน Avalon-MM จะถูกปัดเศษลงเป็นค่าพลังงานที่ใกล้เคียงที่สุดของ 2
เช่น หากคุณกําลังสร้างอินเทอร์เฟซ Half Rate QDRII SRAM ขนาด 36 บิตที่มีขนาด 4 บิท คุณคาดว่า IP จะสร้างบัสด้านAvalon MM กว้าง 144 บิต แต่หากคุณเปิดตัวเลือก "สร้างความกว้างของบัสแบบ Power-of-2" IP จะไม่สร้างการเชื่อมต่อสําหรับบิต 128 ถึง 143 ไม่สามารถเขียนข้อมูลผู้ใช้ไปยังบิตเหล่านี้และอ่านจากบิตเหล่านี้ได้ บิตข้อมูลภายในที่ละเลยไม่สอดคล้องกับพินข้อมูลเฉพาะที่ถูกยกเลิกการเชื่อมต่ออย่างสมบูรณ์ แต่สอดคล้องกับการถ่ายโอนเพียงเสี้ยวหนึ่งของการรับส่งในพินข้อมูลจํานวนมากขึ้น เช่น ด้วยอินเทอร์เฟซ Half Rate 36 บิต ข้อมูลบนพิน DQ 16 พิน (พิน DQ 20 ถึง 35) จะถูกละเลยเวลา 1/4 เนื่องจากการทําแผนที่พิน DQ กับอินเทอร์เฟซภายใน
DQ0 ได้รับการแมปเป็น 0, 36, 72, 108 บิตบนเครื่อง
.
.
.
DQ34 ได้รับการแมปเป็น 34, 70, 106, 142 และ
DQ35 ได้รับการแมปเป็น 35, 71, 107, 143
ดังนั้นหากต้องการละเลยบิต 128 ถึง 143 ข้อมูลจากพิน 16 พินจะถูกละเลย 1/4 ครั้ง