ID บทความ: 000084855 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/09/2014

ฉันสามารถละเลยคําเตือนสําคัญ DIV_CLK สําหรับ fPLL ได้อย่างปลอดภัยเมื่อใช้งานในอัตราส่วนเกียร์ 66:40 บน FPGA Stratix® V GX/GS/GT และตัวรับส่งสัญญาณ Arria® V GZ FPGA ได้หรือไม่

สิ่งแวดล้อม

  • ซอฟต์แวร์ Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    หากคุณสร้างอินสแตนซ์ตัวรับส่งสัญญาณเดียวกันหลายชุดทันทีโดยใช้เกียร์ 66:40 ซอฟต์แวร์ Quartus® II จะผสานรวม fPLL หลายตัวไว้ในหน่วยงานเดียวหากเป็นไปได้ เมื่อเสร็จสิ้นแล้ว ซอฟต์แวร์ Quartus II จะรายงานคําเตือนที่สําคัญนี้บน fPLLs ที่ถูกลบออกจากการออกแบบ

    ความละเอียด

    ได้ คุณสามารถละเลยคําเตือนสําคัญ DIV_CLK ที่รายงานสําหรับ fPLL ที่ใช้ในอัตราส่วนกระปุกเกียร์ 66:40 บน Stratix®FPGA V GX/GS/GT และ Arria®ตัวรับส่งสัญญาณ V GZ FPGA

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Stratix® V GX FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้