ID บทความ: 000084763 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/08/2012

หากฉันใช้ ATX PLL สูงสุดในธนาคารและ ATX PLL รองรับอัตราข้อมูลสําหรับ Stratix® V ฉันสามารถละเลยคําเตือนที่สําคัญสําหรับช่วง ATX PLL ได้หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ใช่ คุณสามารถละเลยคําเตือนนั้นได้ เมื่อคุณใช้ ATX PLL ชั้นนําในธนาคารสําหรับ Stratix® V และ ATX PLL รองรับอัตราข้อมูล QuartusII®อาจแสดงคําเตือนที่สําคัญเช่นกัน เป็นเรื่องที่ต้องเตือนคุณเกี่ยวกับตําแหน่ง ATX PLL หรืออุปกรณ์ระดับความเร็วบางตัวที่ไม่สามารถรองรับความถี่ VCO ได้ ต่อไปนี้แสดงคําเตือนที่สําคัญ

 

คําเตือนที่สําคัญ (11107): โหนด ATX PLL "low_latency_serdes:inst|altera_xcvr_low_latency_phy:low_latency_serdes_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts[0].gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll" ใช้ความถี่ VCO ที่ไม่รองรับ  ในปัจจุบัน โปรดดูเอกสารสําหรับข้อมูลจําเพาะ StratixV

 

ปัญหานี้อาจพบได้ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0cb/12.0_174/12.0_178 และมีกําหนดให้แก้ไขในเวอร์ชันซอฟต์แวร์ Quartus® II ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้