ID บทความ: 000084692 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/01/2013

ทําไมตัววิเคราะห์เวลา TimeQuest Timing จึงรายงานนาฬิกาที่สร้างขึ้นเพิ่มเติมแปดนาฬิกาสําหรับการทํางานร่วมกันของ Altera_PLL นอกเหนือไปจากที่ฉันใช้งานอยู่

สิ่งแวดล้อม

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

สําหรับการออกแบบที่ใช้การทํางานร่วมกันของ Altera_PLL งานวิเคราะห์นาฬิกา จับเวลา TimeQuest จะแสดงนาฬิกาเพิ่มเติมแปดสัญญาณ นอกเหนือจากที่ใช้ในการออกแบบของคุณ นาฬิกาเหล่านี้แสดงถึงการแตะ VCO ของ PLL แปดก๊อก และมีการรายงานสําหรับ PLL ที่หักได้ทั้งหมด ตระกูลอุปกรณ์ที่ใช้ฟังก์ชัน ALTPLL ไม่มี PLL ที่หักเหและไม่ได้รายงานนาฬิกาเพิ่มเติมเหล่านี้ นาฬิกาเพิ่มเติมแปดนาฬิกาจะมีหลักการตั้งชื่อนาฬิกาดังต่อไปนี้:

|fpll|vcoph[0..7]

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Cyclone® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้