ปัญหาสำคัญ
คำอธิบาย
คุณอาจมีปัญหากับความถี่นาฬิกา 0 ของผู้ใช้เมื่อคุณสร้าง ส่วนประกอบระบบโปรเซสเซอร์ฮาร์ด Arria V/Cyclone V สําหรับอุปกรณ์ SoC Arria V ใดๆ ที่มี เกรดความเร็ว I3 สําหรับอุปกรณ์เหล่านี้ ถ้าคุณตั้งค่า การกําหนดค่า/HPS-to-FPGAพารามิเตอร์ความถี่สัญญาณนาฬิกา 0 เป็น 125.0 MHz, Qsys สร้างส่วนประกอบที่มีความถี่นาฬิกาที่สูงขึ้น และคุณเห็น คําเตือนที่คล้ายกับต่อไปนี้:
"Configuration/HPS-to-FPGA user 0 clock frequency" (desired_cfg_clk_mhz) requested 125.0 MHz, but only achieved 131.25 MHz
หากความถี่นาฬิกาที่เกิดขึ้นมากกว่า 125 MHz คุณจะไม่สามารถใช้ U-boot เพื่อ กําหนดค่าFPGAด้วยไฟล์ raw binary (.rbf)
ความละเอียด
ตั้งค่า ความถี่สัญญาณนาฬิกาที่กําหนดค่า/HPS-to-FPGA ผู้ใช้ เป็น 123 MHz หรือน้อยกว่า